微捷码全新Talus 1.2 加速下一代SoC实现

工程师可这款产品的AOCV、MMMC和串扰规避功能实现每天100-150万个单元的设计

美国加州圣荷塞 2010年12月2日– 芯片设计解决方案供应商微捷码(Magma®)设计自动化有限公司(纳斯达克代码：LAVA)日前推出了下一代集成电路(IC)实现解决方案——Talus® 1.2，它可显著缩短片上系统(SoC)的设计周期。这款全新Talus系统让工程师能够结合运用串扰规避、高级片上变异(AOCV)和多模多角(MMMC)分析功能在大型设计或具有200-500个单元的电路模块上实现每天100-150万个单元的设计。Talus已通过了40纳米节点芯片的验证，目前应用于复杂的28纳米设计。拥有这些最新的增强功能，Talus对于处理20及20纳米以下工艺节点设计问题已有了万全准备。

Talus 1.2通过利用更快速精确的布线、时序和提取技术及各种高级功能提供了更快5-6倍的设计周期，包括：

· Talus MX布线器(Talus MX Router)：提供增强的全局、追踪和详细布线功能以及贯穿整个流程的融合时序，去除了DRC违规。

· Talus MX时序器(Talus MX Timer)： 基于微捷码下一代签核时序分析技术，实现了更快速精确的时序分析。

· Talus MX提取器(Talus MX Extractor)：基于微捷码最新的高速、多角提取技术，提供更快速精确的提取。

· 并发多模多角优化(Concurrent MMMC optimization)：管理较传统解决方案多5倍的时序情景，提供了10倍的运行时间改善。

· 高级片上变异(AOCV)：确保贯穿整个流程的紧密时序关联。

· 串扰规避(Crosstalk Avoidance)– 在优化和实现期间检测并纠正串扰规避。

“我们通过微捷码Talus 1.2平台取得了丰硕的成果，这再次证明了我们选择这款工具支持我们的复杂芯片项目需求这一决定的正确性，”Exar公司工程运营执行副总裁兼首席技术官George Apostol表示。“对于我们的客户来说，至为重要的是我们的器件必须在无瓶颈的前提下支持高水平的数据流量，这需要有效的布线。Talus 1.2已解决了许多物理设计问题，且布局布线运行时间较之前版本也有了很大改善，这使得我们能够缩短开发周期并加快为客户提供下一代器件的出货时间以满足动态市场需求。”

“正如所着手的设计的规模和复杂性都在提高，芯片设计团队面临的提高生产率的压力也日益加重，”微捷码设计实施业务部总经理Premal Buch表示。“据经济学指出，设计团队不可能按设计尺寸的增长比例扩大规模，设计周期也不能按设计尺寸的增长比例延长时间。为了提高生产率，工具必须提供更大的容量和更短的设计周期，同时还要让设计师能够在SoC设计中提高性能和降低功耗。Talus 1.2就是这样一款工具，它可为下一代28及28纳米以下工艺节点IC设计提供最短的设计周期、最高的容量及最好的结果质量。”

Talus 1.2：更缩的设计周期、卓越的设计结果

Talus 1.2的关键实现技术包括了全新的Talus MX时序和提取引擎。这些分析引擎以微捷码的下一代签核时序器——Tekton™与签核提取器——QCP™的底层技术为基础，既快速精确又拥有显著提高的容量，可贯穿应用于整个Talus 1.2的RTL-to-GDSII流程;它们通过提供AOCV、MMMC分析等新功能，确保了贯穿整个流程的时紧密时序关联。当与Tekton和QCP结合使用时，Talus 1.2可在设计实现期间提供签核级精度的分析，去除时序ECO，实现更快速的设计收敛。

对于28及28纳米以下设计实现来说，设计中需要进行多种不同时序情景分析十分常见。微捷码认为时序情景等于工艺角点数量x时序模式数量。多数解决方案在设计实现期间只提供5-8个时序情景的处理能力。Talus 1.2可在单台设备上执行并发MM/MC，能够管理较传统解决方案更多5倍的情景，同时还提供了10倍的运行时间改善。

Talus 1.2的全新布线技术可处理各种28及28纳米以下布线问题，尤其是在这类工艺节点时串扰管理变得更加困难。若在流程结束、在最佳情况(best case)、在更高单元面积和更高漏电时进行串扰修复，那么时间上未免太迟了;若是最差情况(worst case)时进行，它又可能导致设计无法完成收敛。Talus1.2可贯穿整个实施流程地识别并控制串扰，以更少得多的时序意外情况提供更为融合的流程，从而可避免这种情况的发生。不同于其它方案，Talus1.2可在不增加面积和漏电的前提下提供更短得多的运行时间和更具鲁棒性设计。

Talus 1.2对新技术的融合让设计师能够更快地提供更高性能的设计。例如：一家网络公司能够在仅两天时间内，结合运应用全面CCS、MMMC和串扰分析功能实现一个200万个单元级电路、10个签核情景的40纳米设计。

（责任编辑：落雪）