开发3D NAND结构降低制造成本

应用材料公司半导体产品事业部执行技术总监 平尔萱

由于2D(x-y dimension)半导体元件的尺寸已经接近极限，3D(z dimension)半导体能够经由精密材料工程进一步实现小型化，因此，3D技术有望为企业节约成本，使元件实现更高的位密度，这正是对半导体内存提出的基本要求之一。

依照摩尔定律，过去40年里，半导体行业不断缩小元件尺寸，目前即将达到10纳米级别。在这个尺寸下，原子以百为计算单位。因此，如今广泛使用的CMOS(互补金属氧化物半导体)技术，尤其是在阵列结构十分典型的内存设计中，面临的挑战将与日俱增。

早在2000年左右，DRAM(动态随机存取存储器)就开始引领半导体元件小型化变革;2010年年末， NAND 闪存超过DRAM，将尺寸缩小到20纳米节点。然而，由于2D NAND自身的技术缺陷，人们预计10~12纳米节点将是其极限。此外，在越来越注重移动性和联通性的时代，除了缩小尺寸，更高的速度、更低的功耗对于内存设备而言至关重要。

3D垂直结构

近年来，高分辨率的光刻技术成本不断上升，在不倚赖该技术的情况下，有人提出了几种缩小半导体尺寸的方法，每种方法都需要将NAND串从平面旋转为垂直状，从而增加位密度。随着NAND串的单元数量增加，位密度也随之增加。三维结构下的字符串单元设备布局一般是6F2 (2F×3F)，2F方向是垂直通道， 3F是横向字线与隔离。表1比较了50和40纳米节点、纵向串为24、32、48和64单元下，2D NAND 多层单元(MLC)和3D NAND单层单元(SLC) 的有效区域。

新内存结构的挑战

位成本

随着NAND缩小，位制造成本开始下降。此外，越来越丰富的制造经验使生产效率不断提升(良率提高，运行成本降低)。新结构的广泛应用需要更丰富的专业知识来提高良率，同时也需要引入全新设备，而这必然会提高制造成本。尽管如此，理想情况下，新结构应能降低30%%的成本。因此，第一代垂直结构半导体比同尺寸产品的制造费用低30%%;如果制造费用保持不变，芯片尺寸必须缩小30%%。

转变至3D垂直结构将展开对缩小尺寸的光刻技术在材料刻蚀与沉积技术方面的严格要求。而来自垂直结构的主要挑战绝对是HARs。当采用新增加的工序，如阶梯覆盖的新材料沉积以及HAR刻蚀后清洁，都会在初期提高制造费用，但是最终，随着过程技术的改进，HAR结构的制造成本有望下降。

性能

目前，NAND设备性能的提升主要通过系统层面的解决方案，例如程序计算法和控制器。3D NAND能够克服2D NAND的缺陷，如尺寸缩小导致单元间的干扰。它还以电荷捕捉方式代替了浮动多晶硅栅方式来克服小尺寸半导体电子稀少的问题。但是，结构本身带来了通道流动性的根本问题。与2D NAND类似，随着通道尺寸变小，阻力增大，读取变得愈加困难，速度放慢， 而在3D NAND中，多晶硅通道的阻力更高，流动性更低。因此，为了达到2D NAND 的性能，3D NAND必须使用更好的电路结构、算法和控制器。

在计算机系统中，DRAM一般用作中央处理器的缓存，NAND则用于固态硬盘等存储设备。当这些元件平衡有序地运转时，整个系统才能达到最佳的运行速度。如今，DRAM和NAND之间存在着巨大差距(这种差距也被称为“存储墙”)：DRAM的速度以几十纳秒计算，而NAND则是几百微秒，这种不匹配使得计算机运行速度和功率达不到最高水平，而如果另外加入微秒速度运转的非易失性内存，就可以很大程度地缓解这一问题。

结论

通过利用既有元件， 2D NAND堆叠的方式能有效提高位密度，但由于制造薄晶体硅的基本条件十分严格，其商业潜力会被降低，这使得这种方法在降低成本方面不如其他方法。

3D垂直结构则为降低制造成本提供了一条有效途径，同时亦不用依赖极远紫外光刻(EUV)技术。而3D垂直结构对制造过程(新材料属性)和设备(精确到原子层控制)提出了严格的要求，一旦攻克这些技术难关，相信3D垂直结构的应用指日可待。